特点

　　低相位噪声，锁相环（PLL）的

　　片内VCO调谐从2.30 GHz到2.65 GHz的

　　外部VCO / VCXO至2.4 GHz的可选

　　1路差分或2路单端基准输入

　　参考监控能力

　　返回式自动和手动参考

　　切换/缓缴模式

　　接受LVPECL ， LVDS或CMOS的参考频率为250 MHz

　　在路径PFD可编程延迟

　　数字或模拟锁定检测，可选

　　2双1.6 GHz的LVPECL输出

　　每对输出共用一个1至32分频器用粗

　　相位延迟

　　添加剂输出抖动： 225 fs的有效值

　　通道至通道偏移配对的《10 ps的输出

　　2双800MHz的LVDS时钟输出

　　每对输出共用两个级联的1至32分频器

　　粗相位延迟

　　添加剂输出抖动： 275 fs的有效值

　　精延时每个LVDS输出调节（ ΔT）

　　每个LVDS输出可重新配置为两路250 MHz

　　CMOS输出

　　上电时所有输出自动同步

　　手动输出同步提供

　　采用48引脚LFCSP封装

　　应用

　　低抖动，低相位噪声时钟分配

　　10/40/100 Gb /秒的网络线卡，包括SONET ，

　　同步以太网， OTU2 / 3/4

　　前向纠错（ G.710 ）

　　时钟高速ADC ， DAC的， DDS中， DDC的，公爵， MxFEs

　　高性能无线收发器

　　ATE和高性能仪器仪表